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Hardware
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Hinweise und Ergänzungen

Hardware

1. Teil der FA Beitragsserie

Abschriften aus FUNKAMATEUR:
  • FA-1/1988 S.14-16
  • FA-2/1988 S.66-67
  • FA-3/1988 S.129-132
  • FA-4/1988 S.181-184
  • FA-5/1988 S.231-232,237-238
  • FA-6/1988 S.283-284
ISSN: 0016-2833; ThULB Jena: 4 Z 479D (Magazin)

Komfortabler Personalcomputer für den erfahrenen Amateur

Dipl.-Ing. A. MUGLER - Y27NN, Dipl.-Ing. H. MATHES


1 Computerkonfiguration
2 Die zentrale Platine
2.1 Systemteil (Bild 2)
2.1.1 Taktversorgung, Reset-Logik, NMI-Generator
2.1.2 Bustreiber
2.1.3 Bootstrap Lader (Urlader)
2.1.4 Adresskodierung für Speicher
2.1.5 /RAS, /CAS Signalgenerierung
2.1.6 192 KByte DRAM Block
2.1.7 8 KByte EPROM Block
2.2 Input/Output Seite (Bild 3)
2.2.1 Adressdekodierung für die I/O Ports
2.2.2 System-PIO, System-CTC
2.2.3 Anwender-CTC, Anwender-PIO
2.2.4 Anwender-SIO, V.24 bzw. IFSS Interface
2.2.5 Kassetteninterface
3 Die Peripherie
3.1 Bildschirmansteuerung (BSA)
3.2 Tastatur
3.3 Kassettenmagnetbandgerät
3.4 Stromversorgung
4 Inbetriebnahme
4.1 Zentrale Platine
4.2 Bildschirmansteuerung
4.3 Tastatur
4.4 Stromversorgung
4.5 Der komplette PC/M Computer
Anhang A: Steckerbelegungen
Anhang B: PCB Layouts

Literatur

[1] H. Kieser, M. Meder: "Mikroprozessortechnik - Aufbau und Anwendung des Mikroprozessorsystems U880"
4. Auflage; VEB Verlag Technik, Berlin 1986
ISBN : 3-341-00153-0; ThULB Jena2002 A 11035 (Magazin) oder 86/341 (ZwB Physik)
[2] E. Kühn: "Handbuch TTL und CMOS Schaltkreise"
2. Auflage; VEB Verlag Technik, Berlin 1986
ISBN: unbekannt; ThULB Jena: HB TTL (ZwB Physik)
3. bearb. Auflage; VEB Verlag Technik, Berlin 1988
ISBN: 3-341-00570-6; ThULB Jena88 A 2794/1 oder 88 A 2794/1 (Magazin)
[3] L. Claßen, U. Oefler: "Wissensspeicher Mikrorechnerprogrammierung"
2. durchges. Auflage; VEB Verlag Technik, Berlin 1986
ISBN: 3-341-00017-8; ThULB Jena: 86/551 (ZwB Physik)
4. stark bearb. Auflage; VEB Verlag Technik, Berlin 1989
ISBN: 3-341-00712-1; ThULB Jena88 A 1736/1 (Magazin) oder 3911 (ZwB Chemie)
[4] H. Barthold, H. Bäurich: "Mikroprozessoren - mikroelektronische Schaltkreise und ihre Anwendung"
Reihe "electronica", Band 222/223 und 224/225
3. Auflage; Militärverlag der DDR, Berlin 1985
ThULB Jena: 85/320 oder 85/205 (ZwB Physik)
[5] "Systemhandbuch SCP, Anleitung für den Programmierer"
 VEB Robotron-Büromaschinenwerk, Sömmerda 1984
(dig. Aufbereitung: Hr. U. Zander; Vielen Dank)
 SCP Handbuch Teil 1 (A 5105 Ausgabe)
 SCP Handbuch Teil 2 (A 5105 Ausgabe)
 SCP Handbuch Anhang (A 5105 Ausgabe)
[6] W. Quendt, D. Rupp: "Datensichtgerät für Mikrorechner"
radio fernsehen elektronik 34 (1985), H.4, S.226-229
ISSN: 0033-7900 - 1436-1574; ThULB Jena: 4 Z 401 :34.1985 (Magazin)
[7] H. Sterl, K. Franke: "Mikrorechnergesteuertes fernsehkompatibles Datensichtgerät"
radio fernsehen elektronik 28 (1979), H.4, S.235-240
[8] F. Heyder: "Funkamateure entwickeln Amateurcomputer AC 1", Teil 5
FUNKAMATEUR 32 (1983), Fortsetzungsreihe ab Heft 12/1983
ISSN: 0016-2833; ThULB Jena: 4 Z 479D (Magazin)
[9] "Ergänzung zur Service Anleitung anett"
IS 2 Nr. 2304.02, Ausgabe 1977
[10] "Heimcomputer Z 9001, Anhang zum Programmierhandbuch"
(dig. Aufbereitung: Hr. U. Zander; Vielen Dank)
[11] "Bildschirmgerät K9811"; Robotron Betriebsdokumentation
[12] K.K. Streng: "Daten digitaler integrierter Schaltkreise - TTL Schaltkreise"
Militärverlag der DDR, Berlin 1985
ISBN: unbekannt; ThULB Jena: 85/187 oder 82/289 (ZwB Physik)
[13] "Aktive elektronische Bauelemente 1985"
VEB Kombinat Mikroelektronik
[14] B. Hübler, K.P. Evert: "Ausbaufähiger Mikrocomputer mit dem U 880 D"
Reihe "electronica", Band 227/228
Militärverlag der DDR, Berlin 1985
ThULB Jena: 86 A 165 (Magazin)
[15] H. Jungnickel: "Stromversorgungseinrichtungen"
VEB Verlag Technik, Berlin 1982
ISBN: unbekannt
[16] B. Bürger: "Halbleiterspeicher, Teil 2, Mikroelektronik - Information/Applikation"
VEB Kombinat Mikroelektronik - Bezirksvorstand KDT, Frankfurt (Oder) 1985
[17] Schmelovsky, Weisse, Engelmann: "Entzerrungsfreies Demodulationsverfahren für Magnetbandspeicher"
radio fernsehen elektronik 28 (1979), H.10, S.633
ISSN: 0033-7900 - 1436-1574; ThULB Jena: 4 Z 401 :28.1979 (Magazin)
[18] Troll, Hübner: "Daten- und Programmspeicherung auf Heimmagnetbandgeräten"
radio fernsehen elektronik 31 (1982), H.2, S.796 ff.
ISSN: 0033-7900 - 1436-1574; ThULB Jena: 4 Z 401 :31.1982 (Magazin)
[19] A. Stiller: "SuperTape mit dem Z80"
c't, H.4/1984, S.23 ff.
ISSN: 0724-8679
DtMB München: 1000/ZB 9235 (2000/Tech.)
TUHHUb Hamburg: TIZ-227 (Lesesall 1)
ZBFH Kiel: Z 433 (Ki 95)
GWLB Hannover: ZA 3054 (Magazin ZEN)
TIB/UB Hannover: ZO 2264 (L inf Z 240 / Haus 2)
[20] Krauß, Woschni, Kutschbach: "Handbuch der Datenerfassung"
VEB Verlag Technik, Berlin 1984
ISBN: unbekannt; ThULB Jena: 3135 (ZwB Chemie)
3. bearb. Auflage; VEB Verlag Technik, Berlin 1988
ISBN: 3-341-00516-1; ThULB Jena: 89 A 671/1 (Magazin) oder HB Datenerfassung (ZwB Physik)

1 Computerkonfiguration

Mikrocomputer haben sich in den vergangenen Jahren in nahezu allen Bereichen der Volkswirtschaft verbreitet. Ein wesentlicher Grund für diese Entwicklung waren verbesserte und weiterentwickelte Halbleiterbauelemente, die ständig verbesserte Systeme ermöglichten. Nicht zuletzt nimmt aber die Software eines Computers mittlerweile die dominierende Stelle ein. Die für einen Computer verfügbare Software entscheidet wesentlich über die Anwendung eines Computersystems. Die zahlreichen Nutzer eines "AC 1" werden diesen Umstand kennen.

Weltweit steht eine enorme Anzahl von Programmen zur Verfügung, deren Nutzung für den "AC 1" Besitzer an mangelnder Kompatibilität der Soft- und Hardware scheitert. Dieser Umstand hatte bereits Ende der siebziger Jahre die Entwicklung verschiedener Betriebssysteme zur Folge, die ein neues Merkmal besitzen. Das sind quasi standardisierte Softwareschnittstellen, die sich mit Steckverbindersystemen in der Elektrotechnik vergleichen lassen, z.B. der Schutzkontaktsteckdose. Unter bestimmten Voraussetzungen ist dann der Austausch von Programmen zwischen Rechnern unterschiedlichster Hardware ohne jede Programmänderung möglich. Dieser Umstand führte zur weltweiten Verbreitung dieser Betriebssysteme, zu denen u.a. CP/M, MS-DOS, UNIX usw. gehören.

Einen Computer zu entwickeln, der die Hardwarevoraussetzungen erfüllt und zudem noch über ein kompatibles Betriebssystem zu CP/M verfügt, war erklärtes Ziel. Nicht zuletzt, weil in der DDR das kompatible Betriebssystem SCP eine weite Verbreitung gefunden hat. Für dieses Betriebssystem existieren Programme zur komfortablen Erstellung von Texten, für das Anlegen und Analysieren von Dateien. Damit sind Rufzeichendateien und Diplombeantragung neben vielen anderen Anwendungen möglich. Auch die Contestauswertung ist zu einer lösbaren Aufgabe geworden. Es sind Compiler bzw. Interpreter für nahezu alle üblichen Programmiersprachen verfügbar (BASIC, FORTH, PASCAL, FORTRAN, PL1, LISP) und natürlich auch Assembler für zahlreiche Prozessortypen, darunter für U 8000 D, U 880 D und U 8800 D. Nicht zuletzt existiert eine Vielzahl von Programmierhilfen , Textprogrammen usw., deren Aufzählung allein den Rahmen sprengen würde.

Die Anwendung moderner Schaltkreise ermöglicht den Selbstbau eines solchen Computersystems. Allerdings sind die im kommerziellen Bereich verbreiteten Floppy Disk Laufwerke für den Amateur nicht immer erforderlich und auch relativ teuer. Das Grundgerät des Computers wurde daher unter nachfolgenden Bedingungen entwickelt:

Hardware

  • Einsatz eines RAM Floppy statt eines Floppy Disk Laufwerkes (64 KByte oder 128 KByte RAM).
  • Nutzung eines Kassettenmagnetbandgerätes zur Programm- und Datenspeicherung.
  • Anschlussmöglichkeit für Tastatur, Drucker (IFSS oder V.24).
  • Anschlussmöglichkeit verschiedener Bildschirmsteuerungen (Grundversion 64 Zeichen mal 16 Zeilen mit 16 Zwischenzeilen, pseudografikfähig).
  • Frei verfügbare Hardwareschnittstellen (PIO, SIO, CTC).
  • Stufenweise RAM-Ausbau ist möglich.
  • Systembus zum Anschluss weiterer Baugruppen (EPROM Programmierung, Grafikmodul usw.)

Software

  • Grundbetriebssystem mit Schnittstellen identisch zum CP/M BIOS.
  • Kassettenmodul zur Nutzung eines Kassettenmagnetbandgerätes für die Daten- und Programmspeicherung.
  • System eigener Debugger.
  • CP/M-kompatibles RAM Floppy Betriebssystem.
  • Grundsoftware für das Grundbetriebssystem (bereits bei 64 KByte RAM lauffähig; BASIC, PASCAL, Assembler U 8800 D und U 880 D, Reassembler U 880 D, Editor, CW-RX, Morseübungsprogramm, Schach, usw.).
  • Lauffähigkeit CP/M kompatibler Software.
  • Anpassbarkeit vieler 8080, Z80 bzw. U880 Programme durch übliche Schnittstellen, 64 KByte RAM als Arbeitsspeicher und Dokumentation von Hard- und Software.

2 Die zentrale Platine

Die zentrale Platine stellt das Herzstück des beschriebenen Computers dar und bestimmt durch ihre Konzeption den Umfang und die Erweiterungsmöglichkeiten des gesamten Systems (Bild 1a und Bild 1b). Sie beinhaltet folgende Funktionsgruppen:
  • Takterzeugung
  • Reset-Logik
  • NMI-Generator
  • ZVE und Bustreiber
  • Bootstrap-Lader
  • Adressdekodierung für Speicher
  • RFSH, /RAS, /CAS Steuerung
  • 192 KByte DRAM Block
  • 8 KByte EPROM Block
  • Adressdekodierung für I/O Ports
  • System-PIO, System-CTC
  • Anwender-PIO, Anwender-CTC
  • Anwender-SIO, V.24 bzw. IFSS Interface
  • Kassetten-Interface
Das Rechnerkonzept, basierend auf dem 8 Bit Prozessor U 880 D, ist softwareseitig kompatibel zu Systemen wie dem Bürocomputer A 5120, A 5130, PC 1715 usw. mit dem Betriebssystem SCP. Es wurden 124 KByte im DRAM als RAM-Floppy organisiert, um die diskettenorientierte Arbeitsweise des Betriebssystems zu gewährleisten. Als dauerhafter Speicher wird, wie auch im Grundbetriebssystem, die Magnetbandkassette eingesetzt, worauf die "RAM-Disketten" oder einzelne Dateien von diesen dauerhaft abgelegt werden können.
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Bild 1a: Übersichtsplan des komfotablen Mikrorechner (Kern)
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Bild 1b: Übersichtsplan des komfotablen Mikrorechner (In/Out)

2.1 Systemteil (Bild 2)

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Bild 2: Stromlaufplan der zentralen Platine -- Systemseite

2.1.1 Taktversorgung, Reset-Logik, NMI-Generator

Als Taktgenerator wird ein quarzstabilisierter TTL-Generator verwendet (D1). Dieser schwingt mit einer Frequenz von 10 MHz und liefert der zentralen Platine, nach einer 4:1 Teilung (D2) und anschließendem passiven Pull up (geforderter High-Pegel an den Takteingängen der Systembausteine), den Systemtakt von 2,5 MHz.

Um den Rechner hardwaremäßig in einen definierten Grundzustand bringen zu können, wurde die Resetlogik (D3) realisiert. Diese bewirkt über ein RC-Glied, dessen Kondensator sich beim Einschalten auflädt (D3 wirkt dabei als Trigger), das Einschaltreset (Power On). Im eingeschalteten Zustand kann der Computer über die Resettaste in den Ausgangszustand versetzt werden. Ein weiteres RC Glied verhindert dabei den Datenverlust der RAMs durch zu langes Betätigen der Resettaste.

Durch die UND Verknüpfung des Resetsignals mit /M1 (D3) wird das für die PIO Schaltkreise benötigte /M1 Signal generiert, das im Zustand /RD = High und /IORQ = High zum Rücksetzen der PIO U 855 D benötigt wird.

Der NMI Generator ermöglicht den Schrittbetrieb des Prozessors, wodurch erstellte Programme getestet werden können (s. Debugger). Weiterhin ist eine NMI Taste parallel zum NMI Generator zum Erreichen des nicht maskierten Interrupts eingebunden.

Die Signale /INT, /WAIT und /BUSRQ sind, da Low aktiv, über 3,9 kOhm Widerstände auf ein sicheres High Potential gebracht worden. Diese sind neben den Signalen /RESET, /NMI und dem Systemtakt CP auf den Systembus X3 geführt. VD6 zeigt den HALT Zustand der ZVE an [1], [14].

2.1.2 Bustreiber

Die ZVE-Ausgänge können nur eine TTL Last treiben. Die Adressen- und Steuerausgänge der ZVE werden zum Zweck der Vergrößerung der Busbelastbarkeit über Bustreiber (D6 bis D8) getrieben. Damit wird auch eine Unterdrückung des Einflusses von Störimpulsen und Leitungskapazitäten erreicht. Außerdem nehmen die Ausgänge der Bustreiber beim Aktivieren des BUSAK Signals (an /BUSRQ liegt eine DMA Anforderung an) den hochohmigen Zustand ein. Der bidirektionale Datenbus liegt wegen der geringen Belastung ungepuffert vor. Das mit /RESET verknüpfte /M1 Signal steht ebenfalls getrieben zur Verfügung (Bedingung für PIOs) [1].

2.1.3 Bootstrap Lader (Urlader)

Da die ZVE nach einem Reset (z.B. Power On) die Abarbeitung von Programmen auf Adresse 0x0000 beginnt, soll das Grundbetriebssystem (Initialisierung, Monitor) sich auf EPROM ab Adresse 0x0000 befinden.

Da für Mikrocomputer mit dem U 880 D bereits ein breites Softwareangebot (Assembler, Reassembler, Interpreter, Compiler) existiert und viele Programme die Restartadressen nutzen bzw. auf einer der unteren Adressen beginnen, ist es sinnvoll, ab 0x0000 RAM Bereich zur Verfügung zu haben. Bei einigen Programmen befinden sich auch die Arbeitszellen im Programmbereich und sind somit nur im RAM lauffähig.

Der Bootstrap Lader hat die Aufgabe, bei einem hardwaremäßigen Reset (z.B. Power On Reset) das Grundbetriebssystem für die Anfangsinitialisierung bereitzustellen. Dieses befindet sich auf dem 8 KByte EPROM Block. Nach der Anfangsinitialisierung wird das Betriebssystem über eine Laderoutine in den RAM geladen und der EPROM-Bereich ausgeblendet

Kern des Bootstrap Lader ist der Schaltkreis DS 8212 D (D9). Dieser besteht aus einem 8 Bit Datenregister und den dazugehörigen Treibern mit Tri State Ausgangsstufen. Über den /CLR Eingang lassen sich die Ausgänge zurücksetzen. Dieser Umstand wird genutzt, um nach Reset den EPROM Block einzublenden. Darüber hinaus erfolgt über diesen Schaltkreis die Auswahl der 64 KByte DRAM Blöcke. Wird nicht im Block 0 gearbeitet, kann dessen oberer 16 KByte Bereich (0xc000 bis 0xffff) in den gerade aktuellen Block eingeblendet werden. Dazu setzt ein OUT Befehl Bit 6 auf Adresse 0x94. Will man den EPROM Block anstelle des DRAM Bereiches 0x0000 bis 0x1fff eingeblendet haben, muss Bit 7 zurückgesetzt werden (Bild 5).
bild-5.jpg
Bild 5: Aufteilung des 192 KByte Speicherraumes

2.1.4 Adresskodierung für Speicher

Sind Bausteine des Rechners, die zum Zweck des Datenaustauches am Datenbus liegen, nicht angesprochen, werden deren Ausgänge hochohmig geschaltet. Das vermeidet ein Gegeneinanderarbeiten der Ausgangstreiber.

In kommerziellen Mikrorechnersystemen, wie zum Beispiel dem K1520, wird die Speicherselektierung dezentral ausgeführt. Jede Speicherplatine erzeugt über wählbare Wickelbrücken oder einstellbare DIL Schalter ihren Adressbereich innerhalb der maximal von der ZVE adressierbaren 64 KByte selbst.

Für den RAM-Bereich entfällt die Adressdekodierung im herkömmlichen Sinne, da 64 KBit DRAM Schaltkreise eingesetzt sind. Über das Register D9 und den Decoder D10 lassen sich die drei internen 64 KByte DRAM Blöcke und weitere fünf externe 64 KByte Blöcke (bei eventueller RAM Erweiterung) über Port 0x94 auswählen. Bei RAM Erweiterungen müssen die /RAS und /CAS Signale extern erzeugt werden (Verknüpfung mit /RFSH beachten!). Im Grundzustand (nach Reset, Power On) ist automatisch der DRAM Block 0 im Zugriff.

Die Adresskodierung für die vier EPROM Schaltkreise U 2716 D (D14 bis D17) ab Adresse 0x0000 bis 0x1fff übernimmt der Decoder D11, indem er aus den Adressen A11 und A12 vier, je 2 KByte versetzte /OE Signale bildet. Die /CE Eingänge der EPROM Schaltkreise sind parallel geschaltet und nur dann aktiv (/CE = Low), wenn sich der EPROM Block im Zugriff befindet. Der Adressdekoder wird nur bei /RD = Low aktiviert [1].

2.1.5 /RAS, /CAS Signalgenerierung

Da die dynamischen RAM U 2164 D (D20 bis D43) eine besondere, von statischen Speicherschaltkreisen (z.B. U 214 D) abweichende Schaltungstechnik erfordern, wird nachfolgend näher auf Wirkungsweise und Besonderheiten eingegangen (Bilder 27, 28, 29).

Zur Adressierung einer Speicherzelle ist eine 19 Bit Adresse erforderlich. Um Schaltkreisanschlüsse einzusparen, erfolgt ihre Verarbeitung multiplex. Durch die 512 internen Leseverstärker vergrößert sich die Zugriffszeit nicht, da immer eine volle Zeile gelesen wird. Die Spaltenadresse lässt sich auswerten, wenn die Leseverstärker eingeschwungen sind. Die Zeilenadresse wird zwischengespeichert. Die 512 Zeilenadressen müssen mindestens alle 2 ms einmal angesprochen werden, um den Ladungsverlust der Speicherzellen auszugleichen. Dabei wird die Information von der Zelle gelesen und wieder eingeschrieben. Gab es keinen Zugriff auf den DRAM, realisiert die ZVE aus den genannten Gründen Auffrisch-, so genannte Refresh Zyklen. Die Aktivierung des /RAS Signals bewirkt die Übernahme der Zeilenadresse. Über diesen Eingang erfolgt auch die Aktivierung für den Refresh. Ist die /RAS Adresse sicher übernommen und liegt die /CAS Adresse (Spaltenadresse) stabil an den Eingängen, können mit gleichzeitigem Aktivieren von /WR die stabil an DI anliegenden Daten eingeschrieben werden. Die Information an den Dateneingängen bleibt dabei zwischengespeichert. Sind zu Beginn von /CAS die Signale /RAS aktiv und /WR inaktiv werden die Datenausgänge aktiviert. Die Information liegt an DO zum Lesen bereit.

Die Signale /RAS, /WR sowie die Freigabe der /CAS Signale entstehen über das D Flip-Flop D50 und die Gatter D46.2, D47.2, D47.3, D51.3 und D53 in richtiger zeitlicher Reihenfolge und Zuordnung (Bild 1a, Bild 29). Dabei ist die /RAS, /CAS Logik nur aktiv beim Zugriff auf einen der drei internen 64 KByte Blöcke. /RAS wird weiterhin zur Übernahme der Refresh Adresse bei Aktivieren von /RFSH erzeugt. Für eine externe Speichererweiterung bedeutet dieser Umstand, dass die Erweiterungsplatine auch die /RAS und /CAS Signalerzeugung für diese enthalten muss. Sie kann analog der internen Logik aufgebaut sein. Die /CAS Freigabe wird verzögert und negiert zur Busanschaltung der Bustreiber benutzt.

Die vom Decoder D10 kommenden Blockauswahlsignale werden über die Gatter D47 und D48 mit der /CAS Freigabe zu den Signalen /CAS0, /CAS1 und /CAS3 verknüpft und über D49 zusätzlich verzögert. Diese liegen auf den /CAS Eingängen der einzelnen 64 KByte Blöcke. Die /RAS und /WR Eingänge der DRAM Schaltkreise sowie die /CAS Eingänge je 64 KByte Block sind parallel geschaltet [1], [16].

2.1.6 192 KByte DRAM Block

Der RAM Speicher des Computers besteht aus 3 x 8 Stück 64 KByte DRAM Schaltkreise U 2164 D (D20 bis D43). Die notwendige 16 Bit Adresse wird über Multiplexer D44 und D45 an die Adresseingänge A0 bis A7 gelegt. Mit /RAS liegen die Adressen A0 bis A7 (Zeilenadresse) mit /CAS die Adresse A8 bis A15 (Spaltenadresse) an den Eingängen der Speicher. Die /RAS, /CAS Logik bildet das SEL Signal (/CAS Freigabe). Die Datenein- und Datenausgänge werden über die Bustreiber D18 und D19 gepuffert und bei Zugriffen auf einen der drei Blöcke an den Bus geschaltet. /RD koppelt bei Lesezugriffen die Ausgänge der Speicher über die Bustreiber an den Datenbus. Ist das /CAS Freigabesignal inaktiv (Low), befinden sich die Ausgänge der Bustreiber im hochohmigen Zustand. Die Adress- und Datenleitungen der Blöcke sind parallel geschaltet, da die Blockauswahl über die /CAS Eingänge der Speicher realisiert wird.

Da die U 2164 D bitorganisiert sind, müssen zur Speicherung des 8 Bit Datenbytes acht Schaltkreise mit ihren Adress- und Steuereingängen zu einem Block zusammengeschaltet werden.

2.1.7 8 KByte EPROM Block

Damit nach dem Einschalten das Grundbetriebssystem der ZVE zur Verfügung steht, muss dieses auf ROM Bereich stehen und mit der Adresse 0x0000 beginnen. Hardwaremäßig ist der EPROM Block mit 4 U 2716 D (D14 bis D17) realisiert. Die /CE Eingänge sind parallel geschaltet und werden beim Zugriff durch die ZVE aktiviert. Die /OE Eingänge entstehen durch die Decodierung der Adressen A11 und A12 (D11). Die EPROMs sind neben dem Zeichengenerator die einzigen Bauelemente, die in IS Fassungen stecken. Alle anderen Bauelemente wurden aus Gründen der Zuverlässigkeit eingelötet [5].

2.2 Input/Output Seite (Bild 3)

bild-3.jpg
Bild 3: Stromlaufplan der zentralen Platine -- Input/Output Seite

2.2.1 Adressdekodierung für die I/O Ports

Die Auswahlsignale für die Peripheriebausteine sind in Schritten zu je vier Adressen dekodiert. Diese vier Kanäle der Systembausteine (SIO, CTC, PIO) werden über die Adressen A0 und A1 ausgewählt. Durch den Decoder D54 wird der entsprechende Baustein ausgewählt, wobei die niedrigste Adresse 0x80 (System-CTC) ist. D54 erzeugt die /CE Signale aus den Adressen A2 bis A7. Die Adressleitungen A8 bis A15 bleiben undekodiert. Der Decoder wurde nicht mit dem Signal /IORQ verknüpft, da alle verwendeten Peripheriebausteine dieses Signal zu ihrer Aktivierung nutzen. Zum externen Anschluss eines weiteren Bausteines dient die auf den Systembus geführte Leitung /IOSEL0, die auf den /CE Eingang des externen Peripheriebausteins geschaltet wird. Eine Erweiterung auf 64 Bausteine ist durch die externe Decodierung der Adressen A2 bis A7 (0x00 bis 0x7c und 0xa0 bis 0xfc) möglich. Als interne I/O Bausteinadressen zählen auch die des Speicherblockselektierungsports (D9) und die des NMI Generators (D60.3) [3].
Tabelle 1: Adressen für Input/Output (Bild 30)
 Portadressen Verwenung  Baustein 
0x80 .. 0x83 Kanal 0 bis 3
System CTC D55
0x84 .. 0x85 Datenport A/B
System PIO D56
0x86 .. 0x87 Steuerport A/B System PIO D56
0x88 .. 0x89 Datenport A/B Anwender SIO D57
0x8a .. 0x8b Steuerport A/B Anwender SIO D57
0x8c .. 0x8f Kanal 0bis 3 Anwender CTC D58
0x90 .. 0x91 Datenport A/B Anwender PIO D59
0x92 .. 0x93 Steuerport A/B Anwender PIO D59
0x94 .. 0x97 Speicherbankselektport D9
0x98 .. 0x9b NMI Generator D3.1, D4.1 und D60.2
0x9c .. 0x9f /IOSEL0 für den Anschluss peripherer Bausteine X3:B11

2.2.2 System-PIO, System-CTC

Der CTC U 857 D ist ein Zähler- und Zeitgeberschaltkreis, der über vier Kanäle verfügt, deren Zeitkonstanten bzw. Zählerstände programmierbar sind. Bei Interrupt die höchste Priorität besitzend, befindet sich ab Adresse 0x80 der System-CTC (D55). Der Eingang IEI bildet, auf den Systemsteckverbinder X3 geführt, die Einbindungsmöglichkeit weiterer Bausteine mit höherer Priorität in die "Daisy Chain". Deren kettenförmige Verbindungsstruktur legt bei der Weitergabe des Interruptfreigabesignals eine Reihenfolge der Elemente in der Kette hinsichtlich der Interruptanmeldung fest. Bei der Nutzung einer externen Erweiterung sollte für weitere Bausteine eine Umgehungslogik vorgesehen werden.

Ausgang TO0 der System-CTC stellt den notwendigen Takt für den Kanal A der Anwender-SIO U 856 D (D57) zur Verfügung. TO1 realisiert dies für den Kanal B der SIO (Einstellung der Baudrate). Ausgang TO2 hingegen steuert ein D Flip-Flop (D60.1), um die am Ausgang der CTC auftretenden Impulse in eine Impulsfolge mit einem Tastverhältnis von 1:1 zu formen. Damit ist über die Verstärkerstufe (VT1) der Anschluss einer Hörkapsel und die Ausgabe von Tönen möglich. Weiterhin kann dieser Tonausgang als Mithörkontrolle für das Kassettenmagnetbandgerät genutzt werden.

Auf Adresse 0x84 folgt als zweiter Baustein die System-PIO (D56). Diese PIO U 855 D dient dem parallelen Datenaustausch zwischen CPU und Peripherie. Sie verfügt über zwei Ports zu je 8 Bit, die man wahlweise als Eingang bzw. Ausgang programmieren kann. In diesem Fall realisiert sie die Schnittstellen zur Tastatur und zum Kassettenmagnetbandgerät. Sechs LED, die sich auf der Tastatur befinden, zeigen bestimmte Zustände des Computers an (Tabelle 2). An den Anschlüssen A0 bis A7 (PIO Port A) wird die Tastatur mit den Leitungen TD0 bis TD6 und TAST angeschlossen. B0 bis B5 steuern LED0 bis LED5, B6 und B7 von Port B dienen dem Kassettenmagnetbandgerät als Aus- bzw. Eingang. Die gesamte Belegung der System-PIO Ports ist aus Tabelle 2 ersichtlich [3].
Tabelle 2: Belegung der System PIO (Bild 31)
 PIO Tastatur  Verwendung 
A0 TD0 7 Bit ASCII Zeichen
A1 TD1
A2 TD2
A3 TD3
A4 TD4
A5 TD5
A6 TD6
A7 TAST High, wenn eine Taste gedrückt
/ASTB GND  
B0 LED0 Betriebsanzeige
B1 LED1 RUN/STOPP
B2 LED2 Ton ON/OFF
B3 LED3 nicht benutzt
B4 LED4 High = SAVE, Low = LOAD
B5 LED5 High = Motor ON
B6   SAVE = Eingang KMBG
B7   LOAD = Ausgang KMBG
  LED6 HALT Zustand der CPU

2.2.3 Anwender-CTC, Anwender-PIO

Die Kanaladressen 0x8c und 0x8f belegen die Anwender-CTC (D58) mit den Kanälen 0 bis 3, wobei nur die Kanäle 0, 1 und 2 Ein- und Ausgänge besitzen. Dem Kanal 3 steht nur ein Eingang zur Verfügung. Die Eingänge TRG0 bis TRG3 sowie die Ausgänge TO0, TO1 und TO2 wurden auf den Koppelbus geführt und stehen dem Anwender frei zur Verfügung. Eine eventuelle Kaskadierung mehrerer Kanäle, z.B. bei Uhrenbetrieb, muss über den Koppelsteckverbinder X2 realisiert werden. Es existiert dazu kein separates Koppelfeld.

Den zweiten Anwenderbaustein stellt die PIO D59 (0x90 bis 0x93) dar. Mit ihr lassen sich parallele Schnittstellen realisieren. Es können an den Ports A und B die verschiedensten Ein- und Ausgabebaugruppen (DAU, Tongeneratoren, Schalter, Tasten, Anzeigeelemente, Treiberstufen für Leistungsausgabe, Drucker usw.) angeschlossen werden. Ausgang IEO (auf Systembus X3 geführt) dient der weiteren Einbindung von peripheren Bausteinen niedrigerer Priorität über deren IEI und IEO Anschluss in die "Daisy Chain" [3].

2.2.4 Anwender-SIO, V.24 bzw. IFSS Interface

Will man Daten über eine größere Entfernung übertragen, so ist es vorteilhaft, wenn das über wenige Leitungen geschieht. Da für den Datenaustausch bei 8 Bit Computern 1 Byte üblich ist, muss dieses Byte in ein serielles Format gewandelt werden.

Zur Realisierung serieller Schnittstellen (Anschluss Floppy Controller, Drucker und anderer seriell ansteuerbarer Baugruppen) befindet sich auf der zentralen Platine eine SIO U 856 D (D57). Die beiden Taktsignale /RxCA und /RxCB entstehen, wie bereits beschrieben, in der System-CTC (D55). Um neben der IFSS Schnittstelle eine V.24 Schnittstelle (auch RS 232 C möglich) realisieren zu können werden die Signale /RTSA, /RTSB, /DTRA und /DTRB auf den Koppelbus geführt.

Da über Leitungen mit normalen TTL Pegel nur einige hundert Millimeter störungsfrei überbrückt werden können, muss man mit größeren Spannungshüben oder einem eingeprägten Strom arbeiten. Eine Schnittstelle mit Spannungspegeln ist die V.24 Schnittstelle, bei der mit z.B. -12 V und +12 V übertragen wird. Als Stromschnittstelle findet die 20 mA Stromschleife Verwendung. So lassen sich Entfernungen von über 100 m überbrücken, wobei die Entfernungen noch abhängig von der Übertragungsgeschwindigkeit ist.

Als IFSS Schnittstelle wurden für die Kanäle A und B 20 mA Stromschleifen (Sender und Empfänger) realisiert. Über die Optokoppler A2 bis A5 erfolgt die galvanische Trennung zwischen Gerät und Übertragungsleitung. Sowohl Sender als auch Empfänger können aktiv, also mit Stromspeisung, oder passiv arbeiten. Die Stromquellen werden durch Widerstände gebildet. Die Auswahl der Betriebsart (aktiv/passiv) kann mittels Brücken im Koppelfeld auf der zentralen Platine erfolgen. Über diese Schnittstellen lässt sich der Computer auch an ein lokales Netz (z.B. Ringnetz) anschließen. Die Leitungen TxDA2, RxDA1 und RxDA2 sind auf einen IFSS Anschluss geführt [2].

2.2.5 Kassetteninterface

Da nach dem Abschalten des Personalcomputers der Informationsinhalt der dynamischen Speicher verloren geht und auch der vorhandene Speicherplatz begrenzt ist, müssen Daten und Programme auf einem nichtflüchtigen Speicher, z.B. Kassettenmagnetband, abgelegt werden.

Für die Ansteuerung des KMBG wurde auf der zentralen Platine im LOAD Zweig ein Bandpass mit nachfolgendem Trigger mittels Doppel-OPV B 082 D (A1) aufgebaut, um das vom KMBG kommende Signal für die als Eingang programmierte Leitung B7 der System-PIO (D56) aufzubereiten. Die beiden Dioden dienen dabei zur Spannungsbegrenzung. Im SAVE Zweig befindet sich ein passiver Spannungsteiler zur Anpassung an die Eingangsstufe des KMBG. Die Pegel im LOAD bzw. SAVE Zweig können mit den Einstellreglern R1 und R2 angepasst werden.

Die Beschreibung des im Mustergerät integrierten KMBG und der dazu notwendigen Hardware erfolgt im Abschnitt 3.3.

3 Die Peripherie

3.1 Bildschirmansteuerung (BSA)

Zur Kommunikation zwischen Mensch und Computer besitzt neben der Tastatur die BSA eine große Bedeutung. Um den Dialog visuell zu unterstützen, hat sich der Bildschirm in den verschiedensten Varianten (LCD, Farbmonitor, Grafikdisplay usw.) durchgesetzt. Er dient der momentanen Darstellung von Informationen. Als Monitor für den Heimgebrauch ist der Einsatz eines handelsüblichen Fernsehgerätes möglich.

Neben der Einbeziehung der CPU (geringer Bauelementeaufwand) ist die separate Realisierung der BSA vorteilhaft. Es ergibt sich somit die Austauschbarkeit der BSA gegen andere Bildschirmansteuerungen (z.B. 80 x 24 Zeichen BSA oder Grafikmodul). Das vom Fernsehen bekannte Darstellungsprinzip beruht auf der Helligkeitssteuerung des Elektronenstrahls. Dieser Strahl überstreicht dabei 625 Zeilen bei einer Frequenz von 15625 Hz (Zeilendauer 64 µs) bei Anwendung des Zeilensprungverfahrens.
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Bild 11/12/13: Aufbau von alphanumerischen Zeichen/Adressen der Zeichenpositionen auf dem Bildschirm/Taktdiagramm des BAS-Signals
Bei der vorliegenden BSA wurden 312 Zeilen mit einer Bildfolgefrequenz von 50 Hz (ohne Zeilensprung) realisiert. Das ermöglicht die Darstellung von 32 Zeichenzeilen zu je 8 Fernsehzeilen. Außerdem dienen sieben dunkelgetastete Zeichenzeilen der Darstellung des oberen (3 Zeichenzeilen) sowie des unteren Bildrandes (4 Zeichenzeilen). Jede Zeichenzeile besteht aus 64 Zeichen zur Informationsdarstellung und 32 dunkelgetasteten Zeichen zur linken und rechten Bildranddarstellung (je 16 Zeichenpositionen). Im Normalfall werden zur Darstellung alphanumerischer Zeichen nur 16 Zeichenzeilen angesprochen, jede zweite Zeile bleibt dunkel, lässt sich jedoch bei der Arbeit mit der möglichen Pseudografik nutzen. Es sind also 1024 bzw. bei Pseudografik 2048 Zeichen je Bild darstellbar. Ein Zeichen besteht dabei aus einer 8x7 Punktmatrix. Die Adressbelegung der einzelnen Zeichenpositionen des Bildschirms ist aus Bild 11, 12, 13 ersichtlich.

Da im Gegensatz zu einer echten Grafik die Zeichen bei dieser BSA kodiert vorliegen müssen, wird der gesamte Zeichensatz auf EPROM (Zeichengenerator) programmiert. Durch den Einsatz eines U 2716 D (2 K x 8 Bit) lassen sich 256 unterschiedliche Zeichen darstellen.

Um ein Fernsehgerät über dessen Antenneneingang ansteuern zu können, muss die BSA ein moduliertes HF Signal erzeugen. Dieses enthält neben der Videoinformation die Austast- und Synchronimpulse. Die Austastung von Bildteilen legt den oben genannten Bildrand fest, wodurch keine der darzustellenden Informationen verschluckt bzw. unscharf abgebildet werden.
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Bild 6: Übersichtsplan zur Bildschirmansteuerung des Personalcomputers
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Bild 7: Stromlaufplan der Bildschirmansteuerung des Personalcomputers
Bild 6 zeigt den Übersichtsplan der gesamten BSA. Über die Adressdekodierung (D114, D115.1) wird die Anfangsadresse des Bildschirms mit 0xf800 festgelegt. Bei /RFSH = Low ist der Zugriff auf die BSA gesperrt. Das Ausgangssignal der Adressdekodierung schaltet bei Speicherzugriffen (/MREQ aktiv) über den Multiplexer (D104 und D106) die CPU Adresse auf die Adresseingänge A0 bis A10 des Bildwiederholspeichers (BWS). Dieser besteht aus vier U 214 D (D107 bis D110) und verfügt somit über eine Speicherkapazität von 2048 x 8 Bit.

Im BWS wird immer ein komplettes Bild, d.h., die ASCII Kodierung der auf dem Bildschirm dargestellten Zeichen, abgespeichert. Da der Arbeits-RAM der zentralen Platine 64 KByte umfasst, arbeiten der BWS und die letzten beiden KByte des aktuellen DRAM Blocks parallel. Um Buskonflikte zu vermeiden, wird der BWS nur beschrieben; das Lesen erfolgt vom RAM der zentralen Platine. Daher kann man als Datentreiber (D111) die IS DS 8282 D einsetzen. Eine Datenrichtungsumschaltung ist für die BSA dadurch nicht erforderlich. Greift die CPU nicht auf die BSA zu, liegen die Adressen des Bildwiederholzählers (D123 bis D127) am BWS. Dieser realisiert unter anderem die Bereitstellung der Spalten- und Zeilenadressen bei der zyklischen Bildwiederholung.

Den Bildpunkttakt erzeugt ein Quarzgenerator, der mit einer Frequenz von 10,5 MHz schwingt (D110). Hierbei ist durchaus der Einsatz eines LC Oszillators möglich [8]. D102 zählt die für eine Zeichenbreite notwendigen 7 Bildpunkte. Für die Darstellung alphanumerischer Zeichen ist der Zeichenzwischenraum im Zeichengenerator programmiert. Nach je 7 Bildpunkten wird der Bildwiederholzähler durch den Zeichentakt um eins weitergeschaltet. D123 und D124 bilden dabei den Zeichenspaltenzähler, der die insgesamt 96 x 66,6 ns langen Zeichen zählt. Aus den Zählerständen werden die zur Zeichenspaltenadressierung notwendigen 6 Adressleitungen, der Zeilensynchronimpuls und die Zeichenaustastung erzeugt.

Der sich anschließende Zeichenlinienzähler (D125) zählt die für eine Zeichenreihe notwendigen 8 Fernsehzeilen und erzeugt die Adressen A0 bis A2 für den Zeichengenerator D113. Nach der achten Fernsehzeile einer Zeichenreihe wird der durch die Zähler D126 und D127 gebildete Zeichenreihenzähler um eins weitergeschaltet. An seinen Ausgängen liegen die 5 Adressen (32 Zeichenreihen) für den BWS. Schließlich realisiert eine Dekodierung die Austastung der 7 Bildrandzeilen und die Generierung des Bildsynchronimpulses.

Der Zeichentakt wird weiterhin zur Übernahme der vom Zeichengenerator bereitgestellten 7 Bit Informationen in den Parallel/Serien Wandler (Register D119 und D120) benötigt. Zwei Gatter des D103.1 erzeugen zusammen mit einer RC Kombination (Impulsverkürzung) den zur Übernahme erforderlichen High Impuls. Nach der Übernahme des Bitmusters in die Registerschaltkreise D 195 D werden durch den Bildpunkttakt die 7 Bit aus dem Parallel/Serien Wandler "herausgeschoben". Diese stellen die Videoinformation dar.
Der Zeichengenerator D113 liegt mit seinen Adresseingängen A3 bis A10 über das durch D112 realisierte Zeichenlatch an den Datenausgängen des BWS. A0 bis A2 liegen an den Ausgängen des Zeichenlinienzählers D125. Im Zeichengenerator ist entsprechend das an A3 bis A10 liegenden ASCII Codes das Bitmuster des entsprechenden Zeichens abgespeichert. A0, A1 und A2 bezeichnen dabei die aktuelle Fernsehzeile, in der sich der Elektronenstrahl gerade befindet. Die Grafiksymbole und Sonderzeichen sind in dargestellt. Der Zeichensatz ist so aufgebaut, dass die zweite Hälfte die Inversdarstellung der ersten 128 Zeichen realisiert. Dieser Umstand wird zur Darstellung des Cursors mittels Setzen von Bit 7 genutzt. Prinzipiell besteht unter Beachtung von Zeichenaufbau (Bild 10a, Bild 11, 12, 13) und Kodierung die Möglichkeit, eine Änderung des vorliegenden Zeichensatzes (z.B. spezielle Pseudografikelemente zur Lösung bestimmter Aufgaben) vorzunehmen.

Die verwendeten Pseudografikelemente bestehen aus je vier Feldern. Daraus ergibt sich die Möglichkeit der Darstellung von 16 Grafiksymbolen, wobei sich 8 der Symbole wiederum durch Inversdarstellung der Symbole der Kodierung ab 0x00 ergeben und somit ab Code 0x80 liegen. Neben diesen 16 Grafiksymbolen wurden im Zeichensatz noch spezielle Symbole geschaffen, die z.B. der Darstellung von Schaltzeichen und Ablaufgraphen dienen können. Weiterhin sind die Umlaute programmiert.

Die beiden Schaltkreise D 195 D (D119, D120) arbeiten als Parallel/Serien Wandler. entsprechend der Adressierung durch den jeweiligen Zeichencode liegt die aktuelle Bildpunktinformation einer Zeile des darzustellenden Zeichens an den Datenausgängen des Zeichengenerators und somit an den parallelen Eingängen des Parallel/Serien Wandlers an. Die 7 Bit Information wird synchron mit dem Bildpunkttakt seriell ausgegeben und vom BAS Mischer weiterverarbeitet. Der BAS Mischer vereint zur Erzeugung eines Bildabtastsignals (BAS) die Synchron- und Austastsignale mit der Videoinformation. Mit dem dem BAS Mischer zusätzlich zugeführten Bildpunkttakt wird realisiert, dass alle Zeichen aus gleichlangen Bildpunkten zusammengesetzt sind, die keine Helligkeitsunterschiede aufweisen.

Über die beiden D Flip-Flop D117.1, D117.2 (DL 074 D) werden aus den Zählerständen die Zeilen- und Bildaustastsignale (Bildrahmen) gebildet. Die Decoder IS DS 8205 (D118) liefert den Startimpuls für die Bildaustastung und generiert den Bildsynchronimpuls. Der monostabile Multivibrator (D103.2, D116) erzeugt dabei die konstante Länge von 150 µs. Der durch die Gatter D103.3 und D121.1 gebildete Zeilensynchronimpuls wird gemeinsam mit dem Bildsynchronimpuls (D122.2) als Synchronsignal dem BAS Mischer zugeführt.

Das Ausgangssignal des BAS Mischers (D122) kann über den Transistor VT101 in einen vorhandenen BAS bzw. FBAS Eingang des TV Empfängers eingespeist werden. Zum Anschluss an den Antenneneingang wurde auf der BSA ein Modulator vorgesehen. Der Modulator muss zur Vermeidung von Störstrahlung vollständig geschirmt sein.

Inhalt des Zeichengenerators der Bildschirmansteuerung

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Bild 10a: Darstellung der im Zeichengenerator generierten Grafiksymbole und Sonderzeichen
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Bild 10b/c: Hex-Listing für den Zeichengenerator des beschriebenen PC/M-Computers
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Bild 10d: Zeichensatz des originalen ZG (unterer Teil)
pcm6416-zg-org-high.gif
Bild 10e: Zeichensatz des originalen ZG (oberer Teil)

PCM_PCM6416_ZG.zip

beide Zeichensätze
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Die hier beschriebene BSA ermöglicht die Darstellung von maximal 2048 Zeichen mittels eines handelsüblichen Fernsehgerätes. Durch die Austast- und Synchronimpulse wird die Darstellung der beschreibbaren Bildfläche symmetrisch innerhalb des dunkelgetasteten Bildrahmens ermöglicht. Die 2048 Zeichen werden in 64 Spalten und 32 Reihen dargestellt. Im Zeichengenerator sind 256 alphanumerische und pseudografische Zeichen abgespeichert, die Cursordarstellung erfolgt über Inversdarstellung des auf der aktuellen Bildschirmposition befindlichen Zeichens. Die CCIR Norm wird in Bezug auf Zeilen- und Bildfrequenz eingehalten, was die problemlose Anpassung an jeden Fernsehempfänger gewährleistet [6], [7], [10], [11].

3.2 Tastatur

Die Gestaltung der Tastatur kann den jeweiligen Möglichkeiten angepasst werden. Eine schreibmaschinenähnliche Tastatur mit nicht zu kleinen Tastenköpfen ist auch im Bereich der Heim- und Kleincomputer eine wichtige Komponente. Die Verwendung von einzelnen Tastenelementen erleichtert den Selbstbau einer Tastatur. Aber auch kommerzielle Tastaturen sind bei entsprechender Softwareänderung und eventueller Hardwareanpassung anschließbar.

Die vorgestellte Tastatur erzeugt beim Betätigen einer Taste neben dem Tastaturcode (TD0 bis TD6) das Tastaturstatussignal (TAST). Diese 8 Bit werden hardwaremäßig in einer mit CMOS Schaltkreisen aufgebauten Logik erzeugt und bei gesetztem Statussignal von der CPU übernommen. Die Übernahme sowie die Entprellung der Tasten erfolgt softwareseitig. Der Tastaturcode entspricht dem ASCII Code. Die aufgebaute Tastaturelektronik ermöglicht den Anschluss von insgesamt 80 Tasten, wobei sich die Funktionstasten (z.B. BEL, CR, CLS, ESC) mit dem ASCII Code 0x00 bis 0x1f direkt in die 8 x 10 Matrix einbinden lassen. Somit konnten z.B. alle Cursorfunktionen als Direkttasten realisiert werden, was einen erheblichen Vorteil bei der Arbeit mit dem Computer darstellt. Das trifft ebenfalls für die Tasten SHIFT, CTRL und SPACE zu. Bild 15 zeigt den Stromlaufplan der Tastatursteuerung. Die Anordnung der 65 realisierten Tasten in der Matrix ist in Bild 17 dargestellt.
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Bild 14: Übersichtsstromlaufplan der Tastatur
Mit den über die Anschlüsse SHIFT bzw. CTRL eingebundenen Tasten werden alle Tasten mehrfach belegt. Damit ist der gesamte ASCII Zeichensatz zu erzeugen. Mittels der Taste SHIFT wird die Zweitbelegung aktiviert, die bei den Buchstabentasten die Kleinschreibung bewirkt, die dann wiederum softwareseitig in Großschreibung übergeht (Schreibmaschinentastatur). Über die Taste Ctrl (Control) lassen sich die Tasten mit bestimmten Steuerzeichen belegen. Diesen Umstand nutzen die meisten CP/M Programme (z.B. Wordstar, dBASE) für die Realisierung der Cursorfunktionen sowie anderer programmabhängiger Funktionen. Aus den Signalen der Spaltenleitungen wird durch D200, D202 und D207.1 der Spaltenteil des ASCII Codes erzeugt. Ist keine Taste betätigt, bringen Widerstände die Spaltenleitungen S1 bis S8 auf ein sicheres High Potential. Damit sind die Ausgänge TD0 bis TD2 Low.
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Bild 15: Stromlaufplan der Tastaturelektronik
Die zehn Zeilenleitungen Z1 bis Z10 sowie die SPACE Leitung sind mit den Basisanschlüssen der Transistoren VT201 bis VT211 verbunden, die über Widerstände im nichtaktiven Zustand auf ein sicheres Low Potential gezogen werden. Die Emitter liegen gemeinsam auf Masse, die Kollektoren über Widerstände an +5 V. Somit führen die Ausgänge TD3 bis TD6 im inaktiven Zustand (gesperrte Transistoren) Low Pegel. Bei Betätigung einer Taste wird die Basis des jeweiligen Transistors an die entsprechende Spaltenleitung gelegt und durch deren positives Potential durchgesteuert. In Folge davon nimmt der Kollektor Low Potential an, und an der Basis stellt sich ein Pegel von 0,7 V (Flussspannung) ein. Die entsprechende Spaltenleitung führt somit Low Potential. Die Kodierlogik wertet nun die Pegelveränderungen an den Spaltenleitungen und Zeilentransistoren aus, erzeugt den ASCII Code der betätigten Taste und setzt das Tastaturstatussignal TAST.

Die Ausgänge TD0 bis TD6 und TAST sind über Port A der System-PIO (D56) an die zentrale Platine angeschlossen. Im Mustergerät wurden Schutzrohrkontakttasten eingesetzt und entsprechend Bild 17 auf einer Lochrasterplatte angeordnet und verdrahtet. Die Tastenköpfe erhielten fototechnisch hergestellte Schriftbilder (geklebt).

Die vorgestellte Tastatur ist wegen ihres geringen Hardwareaufwandes, der Ausbildung als Hardwaretastatur (ASCII Code ohne zusätzliche Softwareunterstützung erzeugt) und durch die auf Erweiterung konzipierte Tastaturmatrix eine für den Heimbereich günstige Lösung [2], [3].

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Bild 17: Darstellung der in der Matrix angeordneten 65 Tasten

3.3 Kassettenmagnetbandgerät

Beim Mustergerät wurde aus Gründen der Kompaktheit des Computers das Kassettenlaufwerk in das Gerät integriert. Der Rechner steuert die Laufwerkfunktionen "Motor Ein", "Motor Aus" sowie die Umschaltung zwischen Aufnahme und Wiedergabe.

Bild 22 zeigt in einer Übersicht die Anordnung der Funktionsgruppen NF Platine, Rechneransteuerung, Motorregelung und Pegelüberwachung. Es eignet sich jedes funktionstüchtige Laufwerk (z.B. "Anett", "Babett"). Das Mustergerät enthält die NF Platine 2/2304.03-61.00 und das Regelteil 6001.01-43.00 des Kassettenrecorders "Anett IS2" sowie den Kombikopf X1K28E und den Löschkopf L1K30. Auf der NF Platine wurde der Schiebeschalter Aufnahme/Wiedergabe entfernt und durch die Kontakte der durch VT402 angesteuerten Relais K402 bis K404 ersetzt. Die Umschaltung erfolgt nun entsprechend des eingegebenen Befehls über Port B - Bit 4 der System-PIO (D56). Bei ausgebrochener Aufnahmesperre an einer Kassette verhindert der mechanische Kontakt "Aufnahmesperre" die Umschaltung der Relais K402 bis K404 und somit ein ungewolltes Überschreiben von Programmen bzw. Dateien. Über Bit 5 des PIO Port wird das Einschalten des Motors bei gedrückter Wiedergabe-, Vor- bzw. Rücklauftaste realisiert. Die LED VD401 und VD402 zeigen die Zustände "Motor Ein" und "Save" an. Die über den OPV A 401 angesteuerte LED VD403 dient der Anzeige des Pegels bei Magnetbandarbeit. Parallel dazu wird dieser über die Mithörkontrolle (VT1) akustisch wiedergegeben.

Die hier beschriebene Variante eines Kassettenmagnetbandgerätes soll eine Anregung darstellen. Hierbei ist zu beachten, dass man eine zusätzliche Spannung +12 V (KMBG) bereitstellen muss, da der Betrieb über eine der Rechnerversorgungsspannungen Probleme (Störanfälligkeit durch Schaltspitzen) mit sich brachte. Bei Verwendung eines Kassettenrecorders sieht man eine Überspielbuchse vor, über die die Leitungen X4:3 (Wiedergabe) und X4:4 (Aufnahme) laufen [9].
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Bild 22: Stromlaufplan der KMBG-Steuerung

3.4 Stromversorgung

Für den Betrieb des Computers werden folgende Spannungen benötigt:
  • +5 Volt
    • Zentrale Platine
    • Bildschirmansteuerung
    • Tastatur
    • Kassetteninterface

  • -5 Volt
    • Kassetteninterface
    • negative Betriebsspannung

  • +12 Volt
    • für den OPV der IFSS Schnittstelle

  • -12 Volt
    • für den OPV der IFSS Schnittstelle
Die Stromversorgung (Bild 23) für das Kassettengerät erfolgt getrennt vom Computer. Das Netzteil benötigt einen Transformator, der folgende Sekundärwicklungen besitzen muss:
  • 1. Wicklung: 8,5 V / 4 A
  • 2. Wicklung: 15 V / 1 A
  • 3. Wicklung: 10 V / 1 A
  • 4. Wicklung: 15 V / 1 A
Kerngröße, Drahtquerschnitte und Wickeldaten können nach [15] errechnet werden.

Grundlage für die Erzeugung der stabilisierten Gleichspannungen stellen die Spannungsregler IS MAA 723 und MA 7805 bzw. MA 7812 dar. Für die +5 V Erzeugung wird die IS MAA 723 in Verbindung mit einem durch diese gesteuerten Längstransistor (VT303) eingesetzt. Diese IS ermöglicht außerdem über Pin 7/8 die Steuerung der Zuschaltung der Spannung -5 V beim Vorhandensein der Spannung +12 V. Zusammen mit dem Relais K301 ist so die geforderte Einschaltreihenfolge -5 V dann +12 V dann +5V für bestimmte zum Einsatz kommende Bauelemente (z.B. U 555 D, U 256 D) gewährleistet. Beim vorliegenden Computer bleibt diese Funktion durch den Einsatz der Speicher IS U 2164 D und U 2716 D, die nur die +5 V Betriebsspannung benötigen, ungenutzt.

Da entsprechende kapazitive Belastung die Regler MA 7805 und MA 7812 zerstören kann, werden sie durch antiparallel zum Längszweig geschaltete Dioden (SY 360) geschützt. Entsprechend den Herstellervorschriften sollten sich diese Dioden sowie die 1 µF Kondensatoren (Eingang-Masse / Ausgang-Masse) so nahe wie möglich an der IS befinden. Um das Zerstören von Bauelementen bei Überschreiten der Spannung zu verhindern, wird die Spannung +5 V durch einen Thyristor, der bei Erreichen der Referenzspannung von 5,6 V (Z-Diode) schaltet, abgesichert. Bei den Zweigen +12 V, -12 V und -5 V sind dafür die parallel zum Ausgang geschalteten Z-Dioden SZ 600/13 bzw. SZ 600/5,6 ausreichend. Die LED VD301 bis VD304 zeigen das Vorhandensein der Spannungen an. Über die vier Graetz Brückenschaltungen werden die Rohspannungen für die Regler erzeugt. Der Einfluss netzbedingter Störungen lässt sich durch den Einsatz eines Netzfilters wirksam verhindern [15].
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Bild 23: Stromlaufplan des Netzteils für Personalcomputer

4 Inbetriebnahme

Ein paar Hinweise: Der Computer sollte in der folgenden Reihenfolge aufgebaut werden:
  • Zentrale Platine: Durchkontaktierungen, Brücken, Fassungen und Steckverbinder
  • Netzteil
  • Bestückung in Funktionsgruppen und Inbetriebnahme der zentralen Platine
  • Tastatur
  • Fernsehinterface (BSA)
  • Kassetteninterface
Die Einheiten 4 und 5 können dabei auch parallel und vor dem Aufbau der zentralen Platine realisiert werden. Für die Inbetriebnahme ist das Vorhandensein folgender Messmittel von Vorteil:
  • Oszillograph
  • Universalmessger?t (Multimeter)
  • TTL Prüfstift für positive und negative Impule mit Impulsfalle
Mit einem Emulator und einem zweiten Rechner ist, sofern vorhanden, die gesamte Hardware durch Erstellen von Prüfprogrammen (z.B. PIO Initialisierung, Ein-/Ausgabe) systematisch und komfortabel überprüfbar. Über den Emulatorstecker werden die auf dem Masterrechner erstellten Programme in den EPROM Bereich des PC/M Computers gelegt und sind von diesem abzuarbeiten. Bei ordnungsgemäßem Aufbau kann der Amateur, dem diese Möglichkeit nicht zur Verfügung steht, nach vollendeter Inbetriebnahme die mit dem Betriebssystem programmierten EPROMs stecken und die zentrale Platine dann mittels Debugger und Grundbetriebssystem (CP/V) testen.

Zu bohren sind die Leiterplatten vorrangig mit einem 0,8 mm Bohrer. Die entsprechend notwendigen Durchkontaktierungen, die bei voll bestückter Leiterplatte durch die IS Pins realisiert werden, sollte man in der Erprobungsphase durch eingelötete Drahtbrücken ersetzen. Vor dem Bestücken der Platten untersucht man diese auf Haarrisse und Leitungsschlüsse. Das hat besonders gründlich auf der Bestückungsseite zu erfolgen, da eingelötete Bauelemente die Mehrzahl der Leiterzüge verdecken. Gelötet wurde mit einer Lötnadel 12 V / 8 W. Es ist auf eine schlanke, gut verzinnte und zunderfreie Lötspitze zu achten.

Bei der Inbetriebnahme der einzelnen Funktionsgruppen sollten als erstes immer die Spannungen an den IS Pins und die Stromaufnahme der Baugruppen gemessen werden. Dann sind die einzelnen Signale und Pegel im Signalzweig zu kontrollieren. Um die einwandfreie Funktion aller Baugruppen zu gewährleisten, müssen alle vorgesehenen Stützkondensatoren (Bestückungsplan) bestückt werden.

4.1 Zentrale Platine

Begonnen wird mit der Realisierung der Durchkontaktierungen auf der zentralen Platine. Wenn nur ein 64 KByte DRAM Block bestückt werden soll, ist zu beachten, dass auch die sonst durch die Pins der IS des zweiten und dritten Blocks zu realisierenden Durchkontaktierungen auszuführen sind. Das gleiche gilt für die EPROM Fassungen, bei denen wegen ihrer Bauform bestückungsseitig nicht gelötet werden kann Anschließend werden die Steckverbinder und die IS Fassungen für die EPROMs eingelötet. Nun kann man den Bus unter Berücksichtigung der von Bauelementen zu realisierenden Durchkontaktierungen auf galvanischen Durchgang sowie auf Kurzschlüsse zwischen den einzelnen Leitungen prüfen und die auf dem Bestückungsplan ausgewiesenen Brücken einsetzten.

Die zentrale Platine kann nun systematisch bestückt und getestet werden (Bild 4a, 4b, 4c, 4d). Zunächst bestückt man den Quarzoszillator (D1.1) einschließlich des 4:1 Teilers (D2), der Resetlogik (D3.2) und den NMI Generator (D4.1, D60.2, D3.1). Am Ausgang des Oszillators ist die Frequenz von 10,0 MHz zu kontrollieren und mit C1 eventuell abzugleichen. Am Lötauge für Pin 6 der CPU muss der 2,5 MHz Takt mit den geforderten Pegel- und Frequenzverhältnissen (Pull Up) anliegen. Beim Einschalten der Betriebsspannung +5 V muss am Lötauge für Pin 26 der CPU ein Resetimpuls (Power On) mit einer Breite des Impulses unter 2 ms liegen, letzteres, um den Refresh für die dynamischen Speicher zu garantieren. Die Kontrolle des NMI Generators erfolgt zu einem späteren Zeitpunkt im Zusammenhang mit der Software (Betriebssystem). Nun können die Bustreiber D6 bis D8 eingelötet werden. Ihre Funktion kontrolliert man durch statisches Anlegen von Low bzw. High Pegel an die Bustreibereingänge und durch Nachmessen der Pegel an den Ausgängen. Wird Pin 11 des Gatters D1.2 auf Low gelegt, müssen sich die Ausgänge der Bustreiber D6 bis D8 im hochohmigen Zustand befinden.

Nach dieser Prüfung ist die CPU einzulöten. Der Datenbus liegt auf High Pegel. Damit liest die CPU nach dem Resetimpuls RST 38H Befehle, und der gesamte Speicherbereich wird mit 0x39 beschrieben. Dieser Umstand hat ein zyklisches Durchlaufen des gesamten Adressbereiches zur Folge und ermöglicht die Kontrolle verschiedener Impulsfolgen. Es werden die Adressleitungen A0 bis A15 an den Ausgängen der Bustreiber D6 bis D8 kontrolliert. Die an A0 anliegende Pulsfolge muss die höchste Frequenz aufweisen, mit ansteigender Adressreihenfolge liegt an jeder Adressleitung je die halbe Frequenz der vorhergehenden Adresse. Auch an den Steuersignalausgängen /RD, /MREQ und /M1 müssen Impulsfolgen vorhanden sein.

Dieser Kontrolle schließt sich der Aufbau von Bootstraplader, Speicherblockselektport, Überblendlogik und Adressdekodierung für die EPROMs an. Dazu werden die Bausteine D9, D19, D11, D12 und D53 eingelötet. An den Ausgängen der Decoder D10 (Ausgänge 0 bis 7) und D11 (Ausgänge 0 bis 3) müssen jeweils versetzt zueinander Pulsfolgen erkennbar sein. Die Signale an den Ausgängen 0 bis 3 von D11 entsprechen den /OE Signalen der EPROMs und können an Pin 20 der jeweiligen EPROM Fassungen überprüft werden. Dabei nimmt mit Aktivieren des entsprechenden /OE Signals auch das /CE Signal für die EPROMs (Pin 18) Low ein. Dazu muss das Speicherblockselektport (DS 8212 D) durch den Resetimpuls beim Einschalten zurückgesetzt sein (alle Ausgänge = Low Pegel). Die Signale /OE und /CE dürfen nur bei /RD = Low aktiv sein.
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Bild 27: Blockschaltbild des dynamischen Schreib-/Lese-Speichers (dRAM) U 2164 C
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Bild 28: Darstellung des Taktdiagramms für den "READ" Zyklus (links) und den "EARLY-WRITE" Zyklus (rechts)
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Bild 29: Darstellung des Taktdiagramms für den "RAS-ONLY-REFRESH" Zyklus (Refresh Periode kleiner 2 ms!)
Nun kann man die restlichen Bauelemente der Systemseite (außer den DRAMs) bestücken. Anhand der Impulsdiagramme (Bild 28, Bild 29) wird das Zeitverhalten der Signale /RAS, /CAS0, /CAS1, /CAS2, /WR (Pin 3 von D52.4) und /SEL (Multiplexer Pin 1) kontrolliert. Nach dieser Kontrolle erfolgt die Bestückung der IS des ersten DRAM Blocks. Sollten sich beim späteren Test des kompletten PC/M Computers Speicherzellen nicht beschreiben lassen oder verlieren diese ihre Informationen, müssen noch einmal die Impulsbilder geprüft und eventuell C2 verändert werden.

Beim Aufbau weiterer Exemplare des PC/M Computers zeigte sich, dass die Bestückung mit DRAMs unterschiedlicher Hersteller zu Schwierigkeiten mit der RAS/CAS Signalbildung und damit zu Schreib- und Lesefehlern führen kann. Innerhalb einer Speicherbank sollten keinesfalls unterschiedliche Typen eingesetzt werden. Bei einigen U 2164 D war es erforderlich, die /RAS Leitung an den Speichern mit einem Pull Up Widerstand von 560 Ohm zu versehen bzw. D52 (DL 000 D) durch einen D 100 D oder D 200 D zu ersetzen. Unterschiede bei der Bestückung der drei Speicherbänke lassen sich durch separate Verzögerungskapazitäten (100 pF bis etwa 1 nF) direkt an den /CAS Leitungen ausgleichen. Bei Verwendung von sowjetischen K 565 RY 5 bewährte sich die im Stromlaufplan angegebene Dimensionierung.

Mit dem eventuellen Bestücken und Testen des zweiten und dritten DRAM Blocks ist der systemseitige Aufbau der zentralen Platine abgeschlossen.

Nun werden der I/O Adressdekoder (D54), die Bauelemente der Tonausgabe (D60.1, VT1) sowie die Bauelemente der IFSS Schnittstellen (D61, A2 bis A5, VT2 bis VT5, passive BE) eingelötet. Am Adressdekoder D54 (DS 8205 D) sind die 8 zeitlich zueinander versetzten /CE Signale (Pin 7, 9 bis 12) zu kontrollieren. Diese Signale liegen unabhängig von /IORQ an, da die peripheren Bausteine (PIO, CTC, SIO) das Signal /IORQ direkt zu ihrer Aktivierung verwenden. Setzt man andere als oben genannte Systembausteine ein, müssen deren Aktivierungssignale mit /IORQ verknüpft werden. Die Tonausgabe lässt sich durch anlegen einer Impulsfolge an Pin 11 von D60.1 (DL 074 D) überprüfen. Bei hochohmigen Schallwandlern (z.B. Kopfhörer mit Z > 200 Ohm) kann der 100 Ohm Widerstand im Kollektorzweig des VT1 entfallen oder einen niedrigeren Wert erhalten.

Für die Inbetriebnahme der IFSS Schnittstellen werden über den Anwendersteckverbinder (Koppelbus) die Spannungen +12 V und -12 V zugeführt. Legt man High Pegel an die Pins 12/13 bzw. 9/10 von D61 (TxDA bzw. TxDB), müssen die zugehörigen LED leuchten, zwischen X2:B21 und X2:A21 bzw. X2:B22 und X2:A22 müssen 24 V liegen. Verbindet man X2:A24 und X2:B24 bzw. X2:A25 und X2:B25, muss an Pin 6 bzw. 3 von D61 (RxDA bzw. RxDB) High Pegel nachweisbar sein.

Nach dieser Kontrolle werden die CTC D55, D58, die PIOs D56, D59 und die SIO D57 eingelötet. Mittels Prüfprogrammen (z.B. Emulator) kann man diese, wenn die Möglichkeit besteht, auf ordnungsgemäße Funktion kontrollieren. Anschließend erfolgt die Bestückung des KMBG Interface (A1). dieses wird nach vollständigem Aufbau des PC/M Computers mit dem Betriebssystem (Monitor) in Betrieb genommen.

Damit ist die zentrale Platine vollständig bestückt und kann im Zusammenspiel mit Betriebssystem (programmierte EPROMs D14 bis D16), Tastatur, BSA und einem KMBG als lauffähiges System auf den vollen Funktionsumfang getestet werden.

4.2 Bildschirmansteuerung

Die BSA wird direkt über den Systembus (X3 - X103) oder über eine Rückverdrahtung (Erweiterungsmöglichkeit anderer Baugruppen) an die zentrale Platine angekoppelt. Vor Beginn der Inbetriebnahme sind die Brücken 1 bis 4, 6 und 10, E3, R, D, Z0, Z1, Z2, +5V und GND, sowie bei BAS Signalauskopplung die Brücke A zu realisieren.

Zuerst ist der Quarzgenerator (D101) zu bestücken. Mittels C101 wird am Pin 6 von D101 die Frequenz auf 10500 kHz abgeglichen. Anschließend bestückt man alle Zähler IS (D102, D123 bis D127) sowie D103 und D121. D102 arbeitet als 7:1 Teiler. An dessen Ausgang QC (Pin 7) muss eine Pulsfolge mit einer Frequenz von 1500 kHz liegen. An den Zählerausgängen müssen Impulsfolgen sinkender Frequenz (von D123/QA bis D127/QB) nachweisbar sein. Am Ausgang der Impulsverkürzungsschaltung (D103 Pin 8) wird nun die Pulsfolge für die Übernahme jedes Bytes in den Parallel/Serien Wandler kontrolliert, deren H Impulse schmaler sind als die der Pulsfolge an D102/QC. Nach dem Einlöten der IS D117, D118, D121 und D122 sowie der passiven Bauelemente sind an den Eingängen des BAS Mischers das Bildsynchron- (D122 Pin 4), das Zeilensynchron- (D122 Pin 5) und das Austastsignal (D121 Pin 11) sowie am Ausgang das BAS Signal (VT101) zu kontrollieren.
bild-25.jpg
Bild 25: Darstellung des Taktdiagramms für die Zeilenerzeugung
bild-26.jpg
Bild 26: Darstellung des Taktdiagramms für die Bilderzeugung
Entsprechen die Impulsdiagramme den Bildern 25 und 26, werden alle Bauelemente bis auf den BWS (U 214 D), den Zeichengenerator (U 2716 D) und den Modulator bestückt. Sind die Adressen A11 bis A15 und das Signal /RFSH gleich High (in den /RFSH Zyklen darf die CPU nicht auf die BSA zugreifen), besitzt Ausgang 7 des Decoder D114 (Pin 7) Low Potential. Beim Aktivieren von /MEMRQ liegt am /OE Eingang des Datentreibers D111 (Pin 9) sowie am Multiplexer (Pin 1) Low Potential. Pin 8 von D116 geht auf Low-Potential, wenn /WR aktiv ist.

Nach dieser Kontrolle wird der Zeichengenerator D113 in die Fassung gesteckt und die Multiplexausgänge A0 bis A7 mit den Eingängen des Zeichnlatches D112 verbunden. Es folgt die Bestückung der BAS Auskopplung (VT101) und des Modulators. Das BAS Signal ist an den Punkten B bzw. phasenverschoben an /B abgreifbar. Mit dem Trimmer C102 lässt sich eine Frequenz im Fernsehband I (47..68 MHz) einstellen, wobei eine Umdimensionierung auf Band II ohne weiteres möglich ist.

Auf dem Bildschirm erscheint nun der gesamte Zeichensatz des Zeichengenerators. Der Kontrast ist mit R101 des Modulators korrigierbar. Die Verbindungen zwischen Zeichenlatch und Multiplexer werden wieder aufgetrennt und der BWS mit den vier IS U 214 D bestückt. Die sonst kompatiblen CMOS RAMs U 224 D sind wegen ihrer dynamischen Übernahme nicht einsetzbar! Nun muss nach dem Einschalten das Computers ein feststehendes Zufallsmuster, bestehend aus dem Zeichenvorrat, symmetrisch auf dem Bildschirm erscheinen. Jede Speicherzelle der U 214 D nimmt beim Zuschalten der Betriebsspannung eine Vorzugsstellung ein, woraus sich das dargestellte Zeichen ergibt.

Abschließend kann man die BSA über den Systembus bzw. direkt mit der bereits fertiggestellten zentralen Platine verbinden.

4.3 Tastatur

Die Tastaturelektronik findet auf einer Leiterplatte der Größe 105 mm x 75 mm Platz. Sie wird ohne Zwischenprüfungen vollständig aufgebaut. Die LED Treiber testet man statisch durch Anlegen von High bzw. Low Potential an den Anschlüssen X201:C4 bis X201:C9 bei an LED0 bis LED5 angeschlossenen LED (VQA 13, 23, 33 o.ä.). Die Tasten sind auf einer Leiterplatte entsprechend Bild 18 anzuordnen und nach ihrer Anordnung in der Matrix zu verdrahten. Eine folgende Prüfung bezieht sich auf die ordnungsgemäße Erzeugung des ASCII Codes bei Tastenbetätigung und die richtige Einbindung der Funktionen SHIFT und Ctrl (Control) (Mehrfachbelegung der Tasten). Dazu schließt man an die Ausgänge TD0 bis TD6 und TAST über Vorwiderstände (470 Ohm) eine LED gegen Masse an. Das Signal TAST muss mit jeder Betätigung einer sich in der Matrix befindenden Taste High Signal aufweisen. Die an TD0 bis TD6 angeschlossenen LED zeigen binär den ASCII Code der gedrückten Taste an.
bild-18.jpg
Bild 18: Ansicht der realisierten Tastenanordnung

4.4 Stromversorgung

Die Leiterplatte kann bis auf den Überspannungsschutz des +5 V Reglers (VT302, VT304) vollständig bestückt werden. Danach schließt man Wicklung 4 des Transformators an den Eingang der Graetzbrücke des -12 V Reglers an. Nach dem Einschalten muss die LED VD304 leuchten und am Ausgang des Reglers -12 V liegen. Analog wird mit dem -5 V Regler und Wicklung 3 verfahren. Liegen die -5 V an (VD303 leuchtet), muss das Relais K301 anziehen, dessen Kontakt K301/1 im 12 V Regler schließt, K301/2 öffnet und gibt somit den Regler frei. Nun ist der +12 V Regler über seine Brückeneingänge an Wicklung 2 des Transformators anzuschließen. Liegen am Ausgang +12 V (VD302 leuchtet), kann der +5 V Regler in Betrieb genommen werden. Den Längstransistor VT303 (KU 607) habe ich auf einem Kühlblech aus Aluminium der Größe 200 mm x 100 mm x 2,5 mm montiert. Nach Anschluss der Transformatorwicklung 1 und Einschalten der Netzspannung müssen am Ausgang +5 V vorhanden sein (VD301 leuchtet). Mit dem Einstellregler R301 stellt man die Strombegrenzung auf etwa 3 A ein. Abschließend werden der +5 V Überspannungsschutz bestückt, alle Spannungen noch einmal nachgemessen und auf Stabilität bei Belastung kontrolliert. Bei Verwendung von vorher auf Funktion geprüften Bauelementen stellt der Aufbau der Stromversorgung keine Schwierigkeit dar.

4.5 Der komplette PC/M Computer

Sind der Aufbau und die Inbetriebnahme der einzelnen Baugruppen entsprechend erfolgreich durchgeführt, können alle Baugruppen miteinander verbunden werden. Der Computer ist dann als Einheit zu testen. Als erstes schaltet man die Anschlüsse +5V, -5V und GND der Stromversorgung an die zentrale Platine. Nach dem Einschalten müssen die LED der IFSS Schnittstellen leuchten, die Spannung +5 V muss an allen Punkten der zentralen Platine stabil (minimal 4,75 V) zu messen sein, die Stromaufnahme darf 1,5 A nicht übersteigen. Nun wird die Tastatur angeschlossen. Dabei steigt die Stromaufnahme maximal um weitere 90 mA an. Nachdem die BSA mit der zentralen Platine verbunden ist liegt die Stromaufnahme bei etwa 2,5 A.

Jetzt können, bei abgeschalteter Betriebsspannung, die programmierten EPROMs D14 bis D16 gesteckt werden. Bei ordnungsgemäßer Funktion aller Baugruppen und ihrer Verbindungen muss nach dem Einschalten des Computers, beginnend auf der ersten Bildschirmzeile, die Systemausschrift zu sehen sein. In diesem Zustand ist die Tastatur zu testen. Bei Betätigung der Tasten des entsprechenden Zeichens muss dieses auf dem Bildschirm erscheinen.

Nun bleibt noch die Kontrolle des Kassetteninterfaces, des NMI Generators sowie ein umfassender Test des PC/M Computers durch die Arbeit mit den einzelnen Kommandos und Funktionen der beschriebenen Software.

Bei der Arbeit mit dem KMBG muss dessen Tonkopf auf beste Wiedergabe der hohen Frequenzen eingestellt sein. Geschwindigkeits-, Gleichlauf- und Pegelschwankungen haben auf das beim PC/M Computer zum Einsatz kommende Verfahren kaum einen Einfluss. Magnetische Fehlstellen, sogenannte "Drop Outs", können dabei jedoch das beste Programm unbrauchbar machen. Aus diesem Grund empfiehlt es sich, jedes Programm aus Sicherheitsgründen zweimal nacheinander auf Kassette zu speichern. Das Überspielen einer 124 KByte umfassenden "Diskette" von Band dauert etwa fünf Minuten. Nun lässt man ein Programm von Kassette einlesen und verändert dabei den Einstellregler R1 auf der zentralen Platine so lange, bis der Computer fehlerfrei alle Blöcke des Programms erkennt. Anschließend erfolgt mit R2 bei Aufnahme eines Programms der Abgleich, bis eine verzerrungs- und übersteuerungsfreie Aufnahme erreicht ist, die sich fehlerfrei wieder einlesen lässt. Eventuell sind C3 (100 pF bis 680 pF) und C4 (4,7 nF bis 100 nF) zu verändern. Damit sind der Aufbau und die Inbetriebnahme des PC/M Computers abgeschlossen. Nun kann die Arbeit mit dem dazu vorhandenen Programmpaket einschließlich Betriebssystem (Debugger, VTCOP usw.) erfolgen. Das Mustergerät fand einschließlich des KMBG und eines maximal drei Karten (170 mm x 135 mm) fassenden Einschubs in einem Gehäuse aus Aluminiumblech der Größe 530 mm x 335 mm x 85 mm Platz. Auf der Rückseite habe ich, das Gehäuse als Kühlblech nutzend, die Spannungsregler MA 7812, MA 7805 sowie den Kühlkörper mit dem Transistor VT303 montiert. Die LED für die Anzeige der KMBG Funktionen und der Spannungen befinden sich neben dem Netzschalter in der Frontblende. Die Tastatur wurde als separate Baueinheit aufgebaut. Ihr Einbau in den Computer ist denkbar.

Anhang A: Steckerbelegungen


Tabelle 3: Belegung des Steckverbinders X1 - Tastatur (Bild 32; 39poliger Steckverbinder)
  A B C
1 +5V +5V +5V
2 n.b. A7 n.b.
3 n.b. A6 n.b.
4 n.b. A5 B5
5 n.b. A4 B4
6 n.b. A3 B3
7 n.b. A2 B2
8 n.b. A1 B1
9 /NMI-Ta. A0 B0
10 /HALT /ASTB /BSTB
11 /RESET-Ta. ARDY BRDY
12 n.b. n.b. n.b.
13 GND GND GND


Tabelle 4: Belegung des Koppelbusverbinders X2 (Bild 33; 58poliger Steckverbinder)
1)
A2) B2)
1 29 GND GND
2 28 n.b.
(CTSB)
/IOSEL
(DCDB)
3 27 ZC/TO2 n.b.
(RESET)
4 26 ZC/TO0  ZC/TO1
5 25 C/TRG1 C/TRG0
6 24 C/TRG3 C/TRG2
7 23 B7 A7
8 22 B6 A6
9 21 B5 A5
10 20 B4 A4
11 19 B3 GND
12 18 B2 A3
13 17 B1 A2
14 16 B0 A1
15 15 +5V A0
16 14  /BSTB /ASTB
17 13  BRDY ARDY
18 12  IEI
(TxDB)
IEO
(TD-IFSS)
19 11 /RTSA /DTRA
20 10 /DTRB /RTSB
21 9 TxDA2 TxDA1
22 8 TxDB2 TxDB1
23 7 n.b.
(RD-IFSS)
n.b.
(RxDB)
24 6 RxDA1 RxDA2
25 5 RxDB1 RxDB2
26 4 -5V -5V
27 3 -12V -12V
28 2 +12V +12V
29 1 +5V +5V
       
1)
Die Nummerierung in peripheren Baugruppen wie FDC oder VID2K ist gegenläufig zur Nummerierung der zentralen Platine
2)
Alle in Klammern stehenden Signale sind Korrekturen


Tabelle 5: Belegung des Systembusverbinders X3 (Bild 34; 58poliger Steckverbinder)
1)
A2) B2)
1 29 GND GND
2 28 GND GND
3 27 A15 A14
4 26 A13 A12
5 25 A11 A10
6 24 A9 A8
7 23 /MSEL4 /SEL2
8 22 /MSEL3 /SEL1
9 21 /MSEL2 /SEL0
10 20 /MSEL1 n.b.
(+12V)
11 19 /MSEL0 n.b.
(/IOSEL0)
12 18 n.b.
(IEO)
n.b.
(IEI)
13 17 A7 n.b.
(-5V)
14 16 A6 n.b.
(-12V)
15 15 A5 CP
16 14 A4 D4
17 13 A3 D3
18 12 A2 D5
19 11 A1 D6
20 10 A0 n.b.
(/BUSAK)
21 9 /M1 D2
22 8 /RFSH D7
23 7 /RESET D0
24 6 /BUSRQ D1
25 5 /WAIT /INT
26 4 /HALT /NMI
27 3 /WR /MREQ
28 2 /RD /IORQ
29 1 +5V +5V
       
1)
Die Nummerierung in peripheren Baugruppen wie FDC oder VID2K ist gegenläufig zur Nummerierung der zentralen Platine
2)
Alle in Klammern stehenden Signale sind Korrekturen

Anhang B: PCB Layouts

bild-4a.jpg
Bild 4a: Leitungsführung der Bestückungsseite der zentralen Platine des Personalcomputers
bild-4b.jpg
Bild 4b: Leitungsführung der Leiterseite der zentralen Platine des Personalcomputers
bild-4c.jpg
Bild 4c: Leiterseite und Bestückungsseite der Bus-Platine des Personalcomputers (Rückverdrahtung)
bild-4d.jpg
Bild 4d: Bestückungsplan für die zentrale Platine des Personalcomputers
bild-8a.jpg
Bild 8a: Layout der Bestückungsseite der Platine für die Bildschirmansteuerung
bild-8b.jpg
Bild 8b: Layout der Leiterseite der Platine für die Bildschirmansteuerung
bild-8c.jpg
Bild 8c: Bestückungsplan für die Platine der Bildschirmansteuerung
bild-9.jpg
Bild 9: Bestückungsplan für den Aufbau des Video-Modulators (s. Bild 8a/b, rechts unten)
bild-16a.jpg bild-16b.jpg bild-16c.jpg
Bild 16a: Layout der Bestückungsseite der Platine für die Tastaturelektronik Bild 16b: Layout der Leiterseite der Platine für die Tastaturelektronik Bild 16c: Bestückungsplan der Platine für die Tastaturelektronik
bild-24a.jpg
Bild 24a: Layout der Platine für das Netzteil des Personalcomputers
bild-24b.jpg
Bild 24b: Bestückungsplan der Platine für das Netzteil des Personalcomputers

hochauflösende Abbildungen

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Teil 1 (Bild 1 bis 7)
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Teil 2 (Bild 8 bis 16)
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PCM_ABB_BA_HW_3.zip

Teil 3 (Bild 17 bis 29)
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Scans vom Original in niedriger Qualität

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Teil 1: FA-1/1988 S.14-16
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Teil 2: FA-2/1988 S.66-67
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Teil 3: FA-3/1988 S.129-132
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Teil 4: FA-4/1988 S.181-184
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Teil 5: FA-5/1988 S.231-232,237-238
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Teil 6: FA-6/1988 S.283-284,289-290
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PCB/Layout: Gesamtansicht
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Scans vom Original in hoher Qualität

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Teil 1.1: FA-1/1988 S.14-15
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Teil 1.2: FA-1/1988 S.16
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Teil 2.1: FA-2/1988 S.66-67
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Teil 3.1: FA-3/1988 S.129-130
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Teil 3.2: FA-3/1988 S.131-132
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Teil 4.1: FA-4/1988 S.181-182
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Teil 4.2: FA-4/1988 S.183-184
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Teil 5.1: FA-5/1988 S.231-232
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Teil 5.2: FA-5/1988 S.237-238
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Teil 6.1: FA-6/1988 S.283-284
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PCB/Layout: Gesamtansicht Leiterseite
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PCB/Layout: Gesamtansicht Bestückungsseite
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PCB/Layout: Gesamtansicht Bestückungsplan
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Autor:Stephan Linz
Revision:2011/01/04 - 17:48 - © Li-Pro.Net

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